MicroBlaze-2.6-Kernel: Kconfig.auto

File Kconfig.auto, 28.5 kB (added by jwilliams, 2 years ago)

Line
1	############################################################
2	#
3	# CAUTION: This file is automatically generated by libgen.
4	# EDK Version: Xilinx EDK 8.2.02 EDK_Im_Sp2.4
5	# Description: PetaLinux Configuration File - Kernel Version 2.6.x
6	#
7	############################################################
8
9
10	# MAIN_MEMORY Settings
11	config XILINX_ERAM_START
12	hex
13	default 0x22000000
14
15	config XILINX_ERAM_SIZE
16	hex
17	default 0x02000000
18
19
20	# FLASH_MEMORY Settings
21	config XILINX_FLASH_START
22	hex
23	default 0x21000000
24
25	config XILINX_FLASH_SIZE
26	hex
27	default 0x01000000
28
29
30	# LMB_MEMORY Settings
31	config XILINX_LMB_START
32	hex
33	default 0x00000000
34
35	config XILINX_LMB_SIZE
36	hex
37	default 0x00004000
38
39
40	# System Clock Frequency
41	config XILINX_CPU_CLOCK_FREQ
42	int
43	default 66666667
44
45
46	# Definitions for MICROBLAZE0
47	config XILINX_MICROBLAZE0_INSTANCE
48	string
49	default microblaze_0
50
51	config XILINX_MICROBLAZE0_FAMILY
52	string
53	default spartan3e
54
55	config XILINX_MICROBLAZE0_INSTANCE
56	string
57	default microblaze_0
58
59	config XILINX_MICROBLAZE0_D_OPB
60	int
61	default 1
62
63	config XILINX_MICROBLAZE0_D_LMB
64	int
65	default 1
66
67	config XILINX_MICROBLAZE0_I_OPB
68	int
69	default 1
70
71	config XILINX_MICROBLAZE0_I_LMB
72	int
73	default 1
74
75	config XILINX_MICROBLAZE0_USE_BARREL
76	int
77	default 1
78
79	config XILINX_MICROBLAZE0_USE_DIV
80	int
81	default 1
82
83	config XILINX_MICROBLAZE0_USE_HW_MUL
84	int
85	default 1
86
87	config XILINX_MICROBLAZE0_USE_FPU
88	int
89	default 0
90
91	config XILINX_MICROBLAZE0_USE_MSR_INSTR
92	int
93	default 1
94
95	config XILINX_MICROBLAZE0_USE_PCMP_INSTR
96	int
97	default 1
98
99	config XILINX_MICROBLAZE0_UNALIGNED_EXCEPTIONS
100	int
101	default 0
102
103	config XILINX_MICROBLAZE0_ILL_OPCODE_EXCEPTION
104	int
105	default 0
106
107	config XILINX_MICROBLAZE0_IOPB_BUS_EXCEPTION
108	int
109	default 0
110
111	config XILINX_MICROBLAZE0_DOPB_BUS_EXCEPTION
112	int
113	default 0
114
115	config XILINX_MICROBLAZE0_DIV_ZERO_EXCEPTION
116	int
117	default 0
118
119	config XILINX_MICROBLAZE0_FPU_EXCEPTION
120	int
121	default 0
122
123	config XILINX_MICROBLAZE0_DEBUG_ENABLED
124	int
125	default 1
126
127	config XILINX_MICROBLAZE0_NUMBER_OF_PC_BRK
128	int
129	default 2
130
131	config XILINX_MICROBLAZE0_NUMBER_OF_RD_ADDR_BRK
132	int
133	default 0
134
135	config XILINX_MICROBLAZE0_NUMBER_OF_WR_ADDR_BRK
136	int
137	default 0
138
139	config XILINX_MICROBLAZE0_INTERRUPT_IS_EDGE
140	int
141	default 0
142
143	config XILINX_MICROBLAZE0_EDGE_IS_POSITIVE
144	int
145	default 1
146
147	config XILINX_MICROBLAZE0_FSL_LINKS
148	int
149	default 1
150
151	config XILINX_MICROBLAZE0_FSL_DATA_SIZE
152	int
153	default 32
154
155	config XILINX_MICROBLAZE0_ICACHE_BASEADDR
156	hex
157	default 0x22000000
158
159	config XILINX_MICROBLAZE0_ICACHE_HIGHADDR
160	hex
161	default 0x23FFFFFF
162
163	config XILINX_MICROBLAZE0_USE_ICACHE
164	int
165	default 1
166
167	config XILINX_MICROBLAZE0_ALLOW_ICACHE_WR
168	int
169	default 1
170
171	config XILINX_MICROBLAZE0_ADDR_TAG_BITS
172	int
173	default 12
174
175	config XILINX_MICROBLAZE0_CACHE_BYTE_SIZE
176	int
177	default 8192
178
179	config XILINX_MICROBLAZE0_ICACHE_USE_FSL
180	int
181	default 1
182
183	config XILINX_MICROBLAZE0_DCACHE_BASEADDR
184	hex
185	default 0x22000000
186
187	config XILINX_MICROBLAZE0_DCACHE_HIGHADDR
188	hex
189	default 0x23FFFFFF
190
191	config XILINX_MICROBLAZE0_USE_DCACHE
192	int
193	default 1
194
195	config XILINX_MICROBLAZE0_ALLOW_DCACHE_WR
196	int
197	default 1
198
199	config XILINX_MICROBLAZE0_DCACHE_ADDR_TAG
200	int
201	default 12
202
203	config XILINX_MICROBLAZE0_DCACHE_BYTE_SIZE
204	int
205	default 8192
206
207	config XILINX_MICROBLAZE0_DCACHE_USE_FSL
208	int
209	default 1
210
211	config XILINX_MICROBLAZE0_INSTANCE
212	string
213	default microblaze_0
214
215	config XILINX_MICROBLAZE0_HW_VER
216	string
217	default 4.00.a
218
219
220	# Definitions for LMB_BRAM_IF_CNTLR_0
221	config XILINX_LMB_BRAM_IF_CNTLR_0_INSTANCE
222	string
223	default dlmb_cntlr
224
225	config XILINX_LMB_BRAM_IF_CNTLR_0_BASEADDR
226	hex
227	default 0x00000000
228
229	config XILINX_LMB_BRAM_IF_CNTLR_0_HIGHADDR
230	hex
231	default 0x00003FFF
232
233	config XILINX_LMB_BRAM_IF_CNTLR_0_MASK
234	hex
235	default 0x034E0000
236
237	config XILINX_LMB_BRAM_IF_CNTLR_0_LMB_AWIDTH
238	int
239	default 32
240
241	config XILINX_LMB_BRAM_IF_CNTLR_0_LMB_DWIDTH
242	int
243	default 32
244
245	config XILINX_LMB_BRAM_IF_CNTLR_0_INSTANCE
246	string
247	default dlmb_cntlr
248
249	config XILINX_LMB_BRAM_IF_CNTLR_0_HW_VER
250	string
251	default 1.00.b
252
253
254	# Definitions for LMB_BRAM_IF_CNTLR_1
255	config XILINX_LMB_BRAM_IF_CNTLR_1_INSTANCE
256	string
257	default ilmb_cntlr
258
259	config XILINX_LMB_BRAM_IF_CNTLR_1_BASEADDR
260	hex
261	default 0x00000000
262
263	config XILINX_LMB_BRAM_IF_CNTLR_1_HIGHADDR
264	hex
265	default 0x00003FFF
266
267	config XILINX_LMB_BRAM_IF_CNTLR_1_MASK
268	hex
269	default 0x034E0000
270
271	config XILINX_LMB_BRAM_IF_CNTLR_1_LMB_AWIDTH
272	int
273	default 32
274
275	config XILINX_LMB_BRAM_IF_CNTLR_1_LMB_DWIDTH
276	int
277	default 32
278
279	config XILINX_LMB_BRAM_IF_CNTLR_1_INSTANCE
280	string
281	default ilmb_cntlr
282
283	config XILINX_LMB_BRAM_IF_CNTLR_1_HW_VER
284	string
285	default 1.00.b
286
287
288	# Definitions for V20_0
289	config XILINX_V20_0_INSTANCE
290	string
291	default mb_opb
292
293	config XILINX_V20_0_BASEADDR
294	hex
295	default 0xFFFFFFFF
296
297	config XILINX_V20_0_HIGHADDR
298	hex
299	default 0x00000000
300
301	config XILINX_V20_0_OPB_AWIDTH
302	int
303	default 32
304
305	config XILINX_V20_0_OPB_DWIDTH
306	int
307	default 32
308
309	config XILINX_V20_0_NUM_MASTERS
310	int
311	default 3
312
313	config XILINX_V20_0_NUM_SLAVES
314	int
315	default 12
316
317	config XILINX_V20_0_USE_LUT_OR
318	int
319	default 1
320
321	config XILINX_V20_0_EXT_RESET_HIGH
322	int
323	default 1
324
325	config XILINX_V20_0_DYNAM_PRIORITY
326	int
327	default 0
328
329	config XILINX_V20_0_PARK
330	int
331	default 0
332
333	config XILINX_V20_0_PROC_INTRFCE
334	int
335	default 0
336
337	config XILINX_V20_0_REG_GRANTS
338	int
339	default 1
340
341	config XILINX_V20_0_DEV_BLK_ID
342	int
343	default 0
344
345	config XILINX_V20_0_DEV_MIR_ENABLE
346	int
347	default 0
348
349	config XILINX_V20_0_INSTANCE
350	string
351	default mb_opb
352
353	config XILINX_V20_0_HW_VER
354	string
355	default 1.10.c
356
357
358	# Definitions for MDM_0
359	config XILINX_MDM_0_INSTANCE
360	string
361	default debug_module
362
363	config XILINX_MDM_0_BASEADDR
364	hex
365	default 0x41400000
366
367	config XILINX_MDM_0_HIGHADDR
368	hex
369	default 0x4140FFFF
370
371	config XILINX_MDM_0_OPB_DWIDTH
372	int
373	default 32
374
375	config XILINX_MDM_0_OPB_AWIDTH
376	int
377	default 32
378
379	config XILINX_MDM_0_FAMILY
380	string
381	default spartan3e
382
383	config XILINX_MDM_0_MB_DBG_PORTS
384	int
385	default 1
386
387	config XILINX_MDM_0_USE_UART
388	int
389	default 1
390
391	config XILINX_MDM_0_UART_WIDTH
392	int
393	default 8
394
395	config XILINX_MDM_0_WRITE_FSL_PORTS
396	int
397	default 1
398
399	config XILINX_MDM_0_INSTANCE
400	string
401	default debug_module
402
403	config XILINX_MDM_0_HW_VER
404	string
405	default 2.00.a
406
407	config XILINX_MDM_0_IRQ
408	int
409	default 4
410
411
412	# Definitions for UARTLITE_0
413	config XILINX_UARTLITE_0_INSTANCE
414	string
415	default RS232_DTE
416
417	config XILINX_UARTLITE_0_BASEADDR
418	hex
419	default 0x40600000
420
421	config XILINX_UARTLITE_0_HIGHADDR
422	hex
423	default 0x4060FFFF
424
425	config XILINX_UARTLITE_0_OPB_DWIDTH
426	int
427	default 32
428
429	config XILINX_UARTLITE_0_OPB_AWIDTH
430	int
431	default 32
432
433	config XILINX_UARTLITE_0_DATA_BITS
434	int
435	default 8
436
437	config XILINX_UARTLITE_0_CLK_FREQ
438	int
439	default 66666667
440
441	config XILINX_UARTLITE_0_BAUDRATE
442	int
443	default 115200
444
445	config XILINX_UARTLITE_0_USE_PARITY
446	int
447	default 0
448
449	config XILINX_UARTLITE_0_ODD_PARITY
450	int
451	default 0
452
453	config XILINX_UARTLITE_0_INSTANCE
454	string
455	default RS232_DTE
456
457	config XILINX_UARTLITE_0_HW_VER
458	string
459	default 1.00.b
460
461	config XILINX_UARTLITE_0_IRQ
462	int
463	default 2
464
465
466	# Definitions for GPIO_0
467	config XILINX_GPIO_0_INSTANCE
468	string
469	default LEDs_8Bit
470
471	config XILINX_GPIO_0_BASEADDR
472	hex
473	default 0x40040000
474
475	config XILINX_GPIO_0_HIGHADDR
476	hex
477	default 0x4004FFFF
478
479	config XILINX_GPIO_0_USER_ID_CODE
480	int
481	default 3
482
483	config XILINX_GPIO_0_OPB_AWIDTH
484	int
485	default 32
486
487	config XILINX_GPIO_0_OPB_DWIDTH
488	int
489	default 32
490
491	config XILINX_GPIO_0_FAMILY
492	string
493	default spartan3e
494
495	config XILINX_GPIO_0_GPIO_WIDTH
496	int
497	default 8
498
499	config XILINX_GPIO_0_ALL_INPUTS
500	int
501	default 0
502
503	config XILINX_GPIO_0_INTERRUPT_PRESENT
504	int
505	default 0
506
507	config XILINX_GPIO_0_IS_BIDIR
508	int
509	default 0
510
511	config XILINX_GPIO_0_DOUT_DEFAULT
512	hex
513	default 0x00000000
514
515	config XILINX_GPIO_0_TRI_DEFAULT
516	hex
517	default 0xFFFFFFFF
518
519	config XILINX_GPIO_0_IS_DUAL
520	int
521	default 0
522
523	config XILINX_GPIO_0_ALL_INPUTS_2
524	int
525	default 0
526
527	config XILINX_GPIO_0_IS_BIDIR_2
528	int
529	default 1
530
531	config XILINX_GPIO_0_DOUT_DEFAULT_2
532	hex
533	default 0x00000000
534
535	config XILINX_GPIO_0_TRI_DEFAULT_2
536	hex
537	default 0xFFFFFFFF
538
539	config XILINX_GPIO_0_INSTANCE
540	string
541	default LEDs_8Bit
542
543	config XILINX_GPIO_0_HW_VER
544	string
545	default 3.01.b
546
547
548	# Definitions for GPIO_1
549	config XILINX_GPIO_1_INSTANCE
550	string
551	default DIP_Switches_4Bit
552
553	config XILINX_GPIO_1_BASEADDR
554	hex
555	default 0x40060000
556
557	config XILINX_GPIO_1_HIGHADDR
558	hex
559	default 0x4006FFFF
560
561	config XILINX_GPIO_1_USER_ID_CODE
562	int
563	default 3
564
565	config XILINX_GPIO_1_OPB_AWIDTH
566	int
567	default 32
568
569	config XILINX_GPIO_1_OPB_DWIDTH
570	int
571	default 32
572
573	config XILINX_GPIO_1_FAMILY
574	string
575	default spartan3e
576
577	config XILINX_GPIO_1_GPIO_WIDTH
578	int
579	default 4
580
581	config XILINX_GPIO_1_ALL_INPUTS
582	int
583	default 1
584
585	config XILINX_GPIO_1_INTERRUPT_PRESENT
586	int
587	default 0
588
589	config XILINX_GPIO_1_IS_BIDIR
590	int
591	default 0
592
593	config XILINX_GPIO_1_DOUT_DEFAULT
594	hex
595	default 0x00000000
596
597	config XILINX_GPIO_1_TRI_DEFAULT
598	hex
599	default 0xFFFFFFFF
600
601	config XILINX_GPIO_1_IS_DUAL
602	int
603	default 0
604
605	config XILINX_GPIO_1_ALL_INPUTS_2
606	int
607	default 0
608
609	config XILINX_GPIO_1_IS_BIDIR_2
610	int
611	default 1
612
613	config XILINX_GPIO_1_DOUT_DEFAULT_2
614	hex
615	default 0x00000000
616
617	config XILINX_GPIO_1_TRI_DEFAULT_2
618	hex
619	default 0xFFFFFFFF
620
621	config XILINX_GPIO_1_INSTANCE
622	string
623	default DIP_Switches_4Bit
624
625	config XILINX_GPIO_1_HW_VER
626	string
627	default 3.01.b
628
629
630	# Definitions for LCD_2X16_0
631	config XILINX_LCD_2X16_0_INSTANCE
632	string
633	default Character_LCD_2x16
634
635	config XILINX_LCD_2X16_0_BASEADDR
636	hex
637	default 0x40080000
638
639	config XILINX_LCD_2X16_0_HIGHADDR
640	hex
641	default 0x4008FFFF
642
643	config XILINX_LCD_2X16_0_USER_ID_CODE
644	int
645	default 3
646
647	config XILINX_LCD_2X16_0_OPB_AWIDTH
648	int
649	default 32
650
651	config XILINX_LCD_2X16_0_OPB_DWIDTH
652	int
653	default 32
654
655	config XILINX_LCD_2X16_0_FAMILY
656	string
657	default spartan3e
658
659	config XILINX_LCD_2X16_0_GPIO_WIDTH
660	int
661	default 7
662
663	config XILINX_LCD_2X16_0_ALL_INPUTS
664	int
665	default 0
666
667	config XILINX_LCD_2X16_0_INTERRUPT_PRESENT
668	int
669	default 0
670
671	config XILINX_LCD_2X16_0_IS_BIDIR
672	int
673	default 1
674
675	config XILINX_LCD_2X16_0_DOUT_DEFAULT
676	hex
677	default 0x00000000
678
679	config XILINX_LCD_2X16_0_TRI_DEFAULT
680	hex
681	default 0xFFFFFFFF
682
683	config XILINX_LCD_2X16_0_IS_DUAL
684	int
685	default 0
686
687	config XILINX_LCD_2X16_0_ALL_INPUTS_2
688	int
689	default 0
690
691	config XILINX_LCD_2X16_0_IS_BIDIR_2
692	int
693	default 1
694
695	config XILINX_LCD_2X16_0_DOUT_DEFAULT_2
696	hex
697	default 0x00000000
698
699	config XILINX_LCD_2X16_0_TRI_DEFAULT_2
700	hex
701	default 0xFFFFFFFF
702
703	config XILINX_LCD_2X16_0_INSTANCE
704	string
705	default Character_LCD_2x16
706
707	config XILINX_LCD_2X16_0_HW_VER
708	string
709	default 3.01.b
710
711
712	# Definitions for SOFT_RESET_0
713	config XILINX_SOFT_RESET_0_INSTANCE
714	string
715	default Reset_GPIO
716
717	config XILINX_SOFT_RESET_0_BASEADDR
718	hex
719	default 0x40020000
720
721	config XILINX_SOFT_RESET_0_HIGHADDR
722	hex
723	default 0x4002FFFF
724
725	config XILINX_SOFT_RESET_0_USER_ID_CODE
726	int
727	default 3
728
729	config XILINX_SOFT_RESET_0_OPB_AWIDTH
730	int
731	default 32
732
733	config XILINX_SOFT_RESET_0_OPB_DWIDTH
734	int
735	default 32
736
737	config XILINX_SOFT_RESET_0_FAMILY
738	string
739	default spartan3e
740
741	config XILINX_SOFT_RESET_0_GPIO_WIDTH
742	int
743	default 1
744
745	config XILINX_SOFT_RESET_0_ALL_INPUTS
746	int
747	default 0
748
749	config XILINX_SOFT_RESET_0_INTERRUPT_PRESENT
750	int
751	default 0
752
753	config XILINX_SOFT_RESET_0_IS_BIDIR
754	int
755	default 0
756
757	config XILINX_SOFT_RESET_0_DOUT_DEFAULT
758	hex
759	default 0x00000000
760
761	config XILINX_SOFT_RESET_0_TRI_DEFAULT
762	hex
763	default 0x00000000
764
765	config XILINX_SOFT_RESET_0_IS_DUAL
766	int
767	default 0
768
769	config XILINX_SOFT_RESET_0_ALL_INPUTS_2
770	int
771	default 0
772
773	config XILINX_SOFT_RESET_0_IS_BIDIR_2
774	int
775	default 1
776
777	config XILINX_SOFT_RESET_0_DOUT_DEFAULT_2
778	hex
779	default 0x00000000
780
781	config XILINX_SOFT_RESET_0_TRI_DEFAULT_2
782	hex
783	default 0xFFFFFFFF
784
785	config XILINX_SOFT_RESET_0_INSTANCE
786	string
787	default Reset_GPIO
788
789	config XILINX_SOFT_RESET_0_HW_VER
790	string
791	default 3.01.b
792
793
794	# Definitions for BTN_DECODER_0
795	config XILINX_BTN_DECODER_0_INSTANCE
796	string
797	default btn_rotary_decoder
798
799	config XILINX_BTN_DECODER_0_BASEADDR
800	hex
801	default 0x400A0000
802
803	config XILINX_BTN_DECODER_0_HIGHADDR
804	hex
805	default 0x400AFFFF
806
807	config XILINX_BTN_DECODER_0_OPB_AWIDTH
808	int
809	default 32
810
811	config XILINX_BTN_DECODER_0_OPB_DWIDTH
812	int
813	default 32
814
815	config XILINX_BTN_DECODER_0_INSTANCE
816	string
817	default btn_rotary_decoder
818
819	config XILINX_BTN_DECODER_0_HW_VER
820	string
821	default 1.00.a
822
823	config XILINX_BTN_DECODER_0_IRQ
824	int
825	default 3
826
827
828	# Definitions for EMC_0
829	config XILINX_EMC_0_INSTANCE
830	string
831	default FLASH_16Mx8
832
833	config XILINX_EMC_0_NUM_BANKS_MEM
834	int
835	default 1
836
837	config XILINX_EMC_0_INCLUDE_BURST
838	int
839	default 0
840
841	config XILINX_EMC_0_INCLUDE_NEGEDGE_IOREGS
842	int
843	default 0
844
845	config XILINX_EMC_0_FAMILY
846	string
847	default spartan3e
848
849	config XILINX_EMC_0_MEM0_BASEADDR
850	hex
851	default 0x21000000
852
853	config XILINX_EMC_0_MEM0_HIGHADDR
854	hex
855	default 0x21FFFFFF
856
857	config XILINX_EMC_0_MEM1_BASEADDR
858	hex
859	default 0xFFFFFFFF
860
861	config XILINX_EMC_0_MEM1_HIGHADDR
862	hex
863	default 0x00000000
864
865	config XILINX_EMC_0_MEM2_BASEADDR
866	hex
867	default 0xFFFFFFFF
868
869	config XILINX_EMC_0_MEM2_HIGHADDR
870	hex
871	default 0x00000000
872
873	config XILINX_EMC_0_MEM3_BASEADDR
874	hex
875	default 0xFFFFFFFF
876
877	config XILINX_EMC_0_MEM3_HIGHADDR
878	hex
879	default 0x00000000
880
881	config XILINX_EMC_0_MEM0_WIDTH
882	int
883	default 8
884
885	config XILINX_EMC_0_MEM1_WIDTH
886	int
887	default 32
888
889	config XILINX_EMC_0_MEM2_WIDTH
890	int
891	default 32
892
893	config XILINX_EMC_0_MEM3_WIDTH
894	int
895	default 32
896
897	config XILINX_EMC_0_MAX_MEM_WIDTH
898	int
899	default 8
900
901	config XILINX_EMC_0_INCLUDE_DATAWIDTH_MATCHING_0
902	int
903	default 1
904
905	config XILINX_EMC_0_INCLUDE_DATAWIDTH_MATCHING_1
906	int
907	default 1
908
909	config XILINX_EMC_0_INCLUDE_DATAWIDTH_MATCHING_2
910	int
911	default 1
912
913	config XILINX_EMC_0_INCLUDE_DATAWIDTH_MATCHING_3
914	int
915	default 1
916
917	config XILINX_EMC_0_SYNCH_MEM_0
918	int
919	default 0
920
921	config XILINX_EMC_0_SYNCH_PIPEDELAY_0
922	int
923	default 2
924
925	config XILINX_EMC_0_TCEDV_PS_MEM_0
926	int
927	default 110000
928
929	config XILINX_EMC_0_TAVDV_PS_MEM_0
930	int
931	default 110000
932
933	config XILINX_EMC_0_THZCE_PS_MEM_0
934	int
935	default 35000
936
937	config XILINX_EMC_0_THZOE_PS_MEM_0
938	int
939	default 7000
940
941	config XILINX_EMC_0_TWC_PS_MEM_0
942	int
943	default 110000
944
945	config XILINX_EMC_0_TWP_PS_MEM_0
946	int
947	default 70000
948
949	config XILINX_EMC_0_TLZWE_PS_MEM_0
950	int
951	default 15000
952
953	config XILINX_EMC_0_SYNCH_MEM_1
954	int
955	default 0
956
957	config XILINX_EMC_0_SYNCH_PIPEDELAY_1
958	int
959	default 2
960
961	config XILINX_EMC_0_TCEDV_PS_MEM_1
962	int
963	default 15000
964
965	config XILINX_EMC_0_TAVDV_PS_MEM_1
966	int
967	default 15000
968
969	config XILINX_EMC_0_THZCE_PS_MEM_1
970	int
971	default 7000
972
973	config XILINX_EMC_0_THZOE_PS_MEM_1
974	int
975	default 7000
976
977	config XILINX_EMC_0_TWC_PS_MEM_1
978	int
979	default 15000
980
981	config XILINX_EMC_0_TWP_PS_MEM_1
982	int
983	default 12000
984
985	config XILINX_EMC_0_TLZWE_PS_MEM_1
986	int
987	default 0
988
989	config XILINX_EMC_0_SYNCH_MEM_2
990	int
991	default 0
992
993	config XILINX_EMC_0_SYNCH_PIPEDELAY_2
994	int
995	default 2
996
997	config XILINX_EMC_0_TCEDV_PS_MEM_2
998	int
999	default 15000
1000
1001	config XILINX_EMC_0_TAVDV_PS_MEM_2
1002	int
1003	default 15000
1004
1005	config XILINX_EMC_0_THZCE_PS_MEM_2
1006	int
1007	default 7000
1008
1009	config XILINX_EMC_0_THZOE_PS_MEM_2
1010	int
1011	default 7000
1012
1013	config XILINX_EMC_0_TWC_PS_MEM_2
1014	int
1015	default 15000
1016
1017	config XILINX_EMC_0_TWP_PS_MEM_2
1018	int
1019	default 12000
1020
1021	config XILINX_EMC_0_TLZWE_PS_MEM_2
1022	int
1023	default 0
1024
1025	config XILINX_EMC_0_SYNCH_MEM_3
1026	int
1027	default 0
1028
1029	config XILINX_EMC_0_SYNCH_PIPEDELAY_3
1030	int
1031	default 2
1032
1033	config XILINX_EMC_0_TCEDV_PS_MEM_3
1034	int
1035	default 15000
1036
1037	config XILINX_EMC_0_TAVDV_PS_MEM_3
1038	int
1039	default 15000
1040
1041	config XILINX_EMC_0_THZCE_PS_MEM_3
1042	int
1043	default 7000
1044
1045	config XILINX_EMC_0_THZOE_PS_MEM_3
1046	int
1047	default 7000
1048
1049	config XILINX_EMC_0_TWC_PS_MEM_3
1050	int
1051	default 15000
1052
1053	config XILINX_EMC_0_TWP_PS_MEM_3
1054	int
1055	default 12000
1056
1057	config XILINX_EMC_0_TLZWE_PS_MEM_3
1058	int
1059	default 0
1060
1061	config XILINX_EMC_0_OPB_DWIDTH
1062	int
1063	default 32
1064
1065	config XILINX_EMC_0_OPB_AWIDTH
1066	int
1067	default 32
1068
1069	config XILINX_EMC_0_OPB_CLK_PERIOD_PS
1070	int
1071	default 14999
1072
1073	config XILINX_EMC_0_INSTANCE
1074	string
1075	default FLASH_16Mx8
1076
1077	config XILINX_EMC_0_HW_VER
1078	string
1079	default 2.00.a
1080
1081
1082	# Definitions for MCH_OPB_DDR_0
1083	config XILINX_MCH_OPB_DDR_0_INSTANCE
1084	string
1085	default DDR_SDRAM_32Mx16
1086
1087	config XILINX_MCH_OPB_DDR_0_FAMILY
1088	string
1089	default spartan3e
1090
1091	config XILINX_MCH_OPB_DDR_0_REG_DIMM
1092	int
1093	default 0
1094
1095	config XILINX_MCH_OPB_DDR_0_NUM_BANKS_MEM
1096	int
1097	default 1
1098
1099	config XILINX_MCH_OPB_DDR_0_NUM_CLK_PAIRS
1100	int
1101	default 1
1102
1103	config XILINX_MCH_OPB_DDR_0_DDR_ASYNC_SUPPORT
1104	int
1105	default 1
1106
1107	config XILINX_MCH_OPB_DDR_0_EXTRA_TSU
1108	int
1109	default 0
1110
1111	config XILINX_MCH_OPB_DDR_0_USE_OPEN_ROW_MNGT
1112	int
1113	default 0
1114
1115	config XILINX_MCH_OPB_DDR_0_INCLUDE_DDR_PIPE
1116	int
1117	default 1
1118
1119	config XILINX_MCH_OPB_DDR_0_NUM_CHANNELS
1120	int
1121	default 2
1122
1123	config XILINX_MCH_OPB_DDR_0_PRIORITY_MODE
1124	int
1125	default 0
1126
1127	config XILINX_MCH_OPB_DDR_0_INCLUDE_OPB_IPIF
1128	int
1129	default 1
1130
1131	config XILINX_MCH_OPB_DDR_0_INCLUDE_OPB_BURST_SUPPORT
1132	int
1133	default 0
1134
1135	config XILINX_MCH_OPB_DDR_0_INCLUDE_TIMEOUT_CNTR
1136	int
1137	default 0
1138
1139	config XILINX_MCH_OPB_DDR_0_TIMEOUT
1140	int
1141	default 16
1142
1143	config XILINX_MCH_OPB_DDR_0_MCH_OPB_DWIDTH
1144	int
1145	default 32
1146
1147	config XILINX_MCH_OPB_DDR_0_MCH_OPB_AWIDTH
1148	int
1149	default 32
1150
1151	config XILINX_MCH_OPB_DDR_0_MCH_OPB_CLK_PERIOD_PS
1152	int
1153	default 14999
1154
1155	config XILINX_MCH_OPB_DDR_0_DDR_TMRD
1156	int
1157	default 15000
1158
1159	config XILINX_MCH_OPB_DDR_0_DDR_TWR
1160	int
1161	default 15000
1162
1163	config XILINX_MCH_OPB_DDR_0_DDR_TWTR
1164	int
1165	default 1
1166
1167	config XILINX_MCH_OPB_DDR_0_DDR_TRAS
1168	int
1169	default 40000
1170
1171	config XILINX_MCH_OPB_DDR_0_DDR_TRC
1172	int
1173	default 65000
1174
1175	config XILINX_MCH_OPB_DDR_0_DDR_TRFC
1176	int
1177	default 75000
1178
1179	config XILINX_MCH_OPB_DDR_0_DDR_TRCD
1180	int
1181	default 20000
1182
1183	config XILINX_MCH_OPB_DDR_0_DDR_TRRD
1184	int
1185	default 15000
1186
1187	config XILINX_MCH_OPB_DDR_0_DDR_TREFI
1188	int
1189	default 7800000
1190
1191	config XILINX_MCH_OPB_DDR_0_DDR_TRP
1192	int
1193	default 20000
1194
1195	config XILINX_MCH_OPB_DDR_0_DDR_TXSR
1196	int
1197	default 80000
1198
1199	config XILINX_MCH_OPB_DDR_0_DDR_CAS_LAT
1200	int
1201	default 2
1202
1203	config XILINX_MCH_OPB_DDR_0_DDR_DWIDTH
1204	int
1205	default 16
1206
1207	config XILINX_MCH_OPB_DDR_0_DDR_AWIDTH
1208	int
1209	default 13
1210
1211	config XILINX_MCH_OPB_DDR_0_DDR_COL_AWIDTH
1212	int
1213	default 10
1214
1215	config XILINX_MCH_OPB_DDR_0_DDR_BANK_AWIDTH
1216	int
1217	default 2
1218
1219	config XILINX_MCH_OPB_DDR_0_MCH0_PROTOCOL
1220	int
1221	default 0
1222
1223	config XILINX_MCH_OPB_DDR_0_MCH0_ACCESSBUF_DEPTH
1224	int
1225	default 16
1226
1227	config XILINX_MCH_OPB_DDR_0_MCH0_RDDATABUF_DEPTH
1228	int
1229	default 16
1230
1231	config XILINX_MCH_OPB_DDR_0_MCH1_PROTOCOL
1232	int
1233	default 0
1234
1235	config XILINX_MCH_OPB_DDR_0_MCH1_ACCESSBUF_DEPTH
1236	int
1237	default 16
1238
1239	config XILINX_MCH_OPB_DDR_0_MCH1_RDDATABUF_DEPTH
1240	int
1241	default 16
1242
1243	config XILINX_MCH_OPB_DDR_0_MCH2_PROTOCOL
1244	int
1245	default 0
1246
1247	config XILINX_MCH_OPB_DDR_0_MCH2_ACCESSBUF_DEPTH
1248	int
1249	default 16
1250
1251	config XILINX_MCH_OPB_DDR_0_MCH2_RDDATABUF_DEPTH
1252	int
1253	default 16
1254
1255	config XILINX_MCH_OPB_DDR_0_MCH3_PROTOCOL
1256	int
1257	default 0
1258
1259	config XILINX_MCH_OPB_DDR_0_MCH3_ACCESSBUF_DEPTH
1260	int
1261	default 16
1262
1263	config XILINX_MCH_OPB_DDR_0_MCH3_RDDATABUF_DEPTH
1264	int
1265	default 16
1266
1267	config XILINX_MCH_OPB_DDR_0_XCL0_LINESIZE
1268	int
1269	default 4
1270
1271	config XILINX_MCH_OPB_DDR_0_XCL0_WRITEXFER
1272	int
1273	default 1
1274
1275	config XILINX_MCH_OPB_DDR_0_XCL1_LINESIZE
1276	int
1277	default 4
1278
1279	config XILINX_MCH_OPB_DDR_0_XCL1_WRITEXFER
1280	int
1281	default 1
1282
1283	config XILINX_MCH_OPB_DDR_0_XCL2_LINESIZE
1284	int
1285	default 4
1286
1287	config XILINX_MCH_OPB_DDR_0_XCL2_WRITEXFER
1288	int
1289	default 1
1290
1291	config XILINX_MCH_OPB_DDR_0_XCL3_LINESIZE
1292	int
1293	default 4
1294
1295	config XILINX_MCH_OPB_DDR_0_XCL3_WRITEXFER
1296	int
1297	default 1
1298
1299	config XILINX_MCH_OPB_DDR_0_MEM0_BASEADDR
1300	hex
1301	default 0x22000000
1302
1303	config XILINX_MCH_OPB_DDR_0_MEM0_HIGHADDR
1304	hex
1305	default 0x23FFFFFF
1306
1307	config XILINX_MCH_OPB_DDR_0_MEM1_BASEADDR
1308	hex
1309	default 0xFFFFFFFF
1310
1311	config XILINX_MCH_OPB_DDR_0_MEM1_HIGHADDR
1312	hex
1313	default 0x00000000
1314
1315	config XILINX_MCH_OPB_DDR_0_MEM2_BASEADDR
1316	hex
1317	default 0xFFFFFFFF
1318
1319	config XILINX_MCH_OPB_DDR_0_MEM2_HIGHADDR
1320	hex
1321	default 0x00000000
1322
1323	config XILINX_MCH_OPB_DDR_0_MEM3_BASEADDR
1324	hex
1325	default 0xFFFFFFFF
1326
1327	config XILINX_MCH_OPB_DDR_0_MEM3_HIGHADDR
1328	hex
1329	default 0x00000000
1330
1331	config XILINX_MCH_OPB_DDR_0_SIM_INIT_TIME_PS
1332	int
1333	default 100000000
1334
1335	config XILINX_MCH_OPB_DDR_0_INSTANCE
1336	string
1337	default DDR_SDRAM_32Mx16
1338
1339	config XILINX_MCH_OPB_DDR_0_HW_VER
1340	string
1341	default 1.00.b
1342
1343
1344	# Definitions for ETHERNET_0
1345	config XILINX_ETHERNET_0_INSTANCE
1346	string
1347	default Ethernet_MAC
1348
1349	config XILINX_ETHERNET_0_DEV_BLK_ID
1350	int
1351	default 1
1352
1353	config XILINX_ETHERNET_0_DEV_MIR_ENABLE
1354	int
1355	default 1
1356
1357	config XILINX_ETHERNET_0_BASEADDR
1358	hex
1359	default 0x40C00000
1360
1361	config XILINX_ETHERNET_0_HIGHADDR
1362	hex
1363	default 0x40C0FFFF
1364
1365	config XILINX_ETHERNET_0_RESET_PRESENT
1366	int
1367	default 1
1368
1369	config XILINX_ETHERNET_0_INCLUDE_DEV_PENCODER
1370	int
1371	default 1
1372
1373	config XILINX_ETHERNET_0_DMA_PRESENT
1374	int
1375	default 3
1376
1377	config XILINX_ETHERNET_0_DMA_INTR_COALESCE
1378	int
1379	default 1
1380
1381	config XILINX_ETHERNET_0_OPB_AWIDTH
1382	int
1383	default 32
1384
1385	config XILINX_ETHERNET_0_OPB_DWIDTH
1386	int
1387	default 32
1388
1389	config XILINX_ETHERNET_0_OPB_CLK_PERIOD_PS
1390	int
1391	default 14999
1392
1393	config XILINX_ETHERNET_0_FAMILY
1394	string
1395	default spartan3e
1396
1397	config XILINX_ETHERNET_0_IPIF_RDFIFO_DEPTH
1398	int
1399	default 32768
1400
1401	config XILINX_ETHERNET_0_IPIF_WRFIFO_DEPTH
1402	int
1403	default 32768
1404
1405	config XILINX_ETHERNET_0_MIIM_CLKDVD
1406	hex
1407	default 0x0000001F
1408
1409	config XILINX_ETHERNET_0_SOURCE_ADDR_INSERT_EXIST
1410	int
1411	default 1
1412
1413	config XILINX_ETHERNET_0_PAD_INSERT_EXIST
1414	int
1415	default 1
1416
1417	config XILINX_ETHERNET_0_FCS_INSERT_EXIST
1418	int
1419	default 1
1420
1421	config XILINX_ETHERNET_0_MAC_FIFO_DEPTH
1422	int
1423	default 64
1424
1425	config XILINX_ETHERNET_0_MAC_FIFO_BRAM_1_SRL_0
1426	int
1427	default 0
1428
1429	config XILINX_ETHERNET_0_HALF_DUPLEX_EXIST
1430	int
1431	default 1
1432
1433	config XILINX_ETHERNET_0_ERR_COUNT_EXIST
1434	int
1435	default 1
1436
1437	config XILINX_ETHERNET_0_CAM_EXIST
1438	int
1439	default 0
1440